ID do artigo: 000077514 Tipo de conteúdo: Solução de problemas Última revisão: 03/06/2013

Por que o clock de feedback e o clock de saída estão desalinhados nos modos De feedback externo e buffer de atraso zero (ZDB) ?

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Quando o modo de feedback externo ou o buffer de atraso zero for selecionado como o modo de compensação em dispositivos Stratix® V, Arria® V e Cyclone® V, o clock de saída não terá a relação de fase esperada com o clock de feedback.

Isso se deve ao software Quartus® II fazer configurações incorretas de cadeia de atraso na versão 13.0 e anterior.

Resolução

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