ID do artigo: 000077581 Tipo de conteúdo: Solução de problemas Última revisão: 21/10/2011

A reconfiguração de uma unidade multiplicadora de clock (CMU) PLL em uma megafunção ALTGX pode falhar para Stratix IV GX

Ambiente

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Em uma megafunção ALTGX, reconfiguração de um multiplicador de clock PLL da unidade (CMU) pode falhar se a CMU PLL conduz um canal de transmissor usando um divisor de clock central através de X4/XN e

    • O canal do transceptor está na configuração do modo de ligação, Ou
    • O divisor de clock central use para impulsionar o transmissor canais usando a opção linhas X4/XN na página PLL principal da guia Configurações de reconfiguração está ativada.
    Resolução

    Defina atribuições de local para colocar o CMU PLL que as unidades um canal de transceptor usando um divisor de clock central no local PLL CMU0.

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    Este artigo aplica-se a 1 produtos

    FPGAs Stratix® IV

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