ID do artigo: 000077638 Tipo de conteúdo: Solução de problemas Última revisão: 27/08/2013

Qual é a faixa de frequência dos clocks de saída SDRAM no HPS?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

No manual Cyclone dispositivoS V, manual de referência técnica do sistema do processador rígido, os clocks de saída PLL SDRAM não estão incluídos na Tabela 2-6. A frequência máxima de cada clock depende do grau de velocidade do dispositivo e você pode consultar a tabela abaixo.

 

Nome clk /grau de velocidade do dispositivo

C6

C7, I7

C8

ddr_dqs_base_clk

até 533 MHz

até 533 MHz

até 400 MHz

ddr_2x_dqs_base_clk

até 1066 MHz

até 1066 MHz

até 800 MHz

ddr_dq_base_clk

até 533 MHz

até 533 MHz

até 400 MHz

Resolução A faixa de frequência será incluída na versão futura do Manual.

Produtos relacionados

Este artigo aplica-se a 6 produtos

FPGA SoC Cyclone® V SX
FPGA Cyclone® V GT
FPGA Cyclone® V GX
FPGA SoC Cyclone® V ST
FPGA Cyclone® V E
FPGA SoC Cyclone® V SE

1

Isenção de responsabilidade

1

Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.