Este problema ocorre ao implicar um núcleo PCIe® IP da 1ª ou 2ª Geração usando o PLL ATX na família de dispositivos Arria® V GZ ou Stratix® V. Para dispositivos ES, o coreclkout relatado é 1/4 a frequência correta. Para dispositivos de produção, o coreclkout relatado é 1/2 a frequência correta.
Isso pode ser visto em TimeQuest usando Clocks de relatório. Tanto o coreclkout quanto o observablecoreclkdiv têm a mesma frequência incorretamente relatada conforme indicado acima.
Para resolver este problema:
1. Compile o projeto para determinar qual frequência o TimeQuest está relatando.
2. Adicione o seguinte SDC para restringir o \'coreclkout\':
create_clock -período [get_pins -compatibility_mode {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|observablecoreclkdiv}]
Por exemplo, se o TimeQuest relata um período de clock de 16ns para um dispositivo de produção, o SDC é:
create_clock -período 8.000 [get_pins -compatibility_mode {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|observablecoreclkdiv}]
É importante usar a opção "compatibility_mode" para usar curinga dentro do SDC para get_pins.