Devido a um problema no software Quartus II versão 12.0sp2 e posterior, você pode enfrentar este problema na simulação se o seu design Qsys tiver controlador NiosII® e SDRAM, e o vetor de redefinição for atribuído ao controlador SRAM.
Isso é causado pelo modelo de simulação externa, "altera_sdram_partner_module.v", que é gerado pela Qsys, a saída retorna o ciclo de leitura de dados 1 antes do parâmetro de latência CAS, os dados de leitura para NiosII também se tornam 'x' desconhecidos.
Para resolver este problema, use o modelo de memória fornecido pelo fornecedor de dispositivos de memória ou adicione mais um ciclo à porta de saída para dados de leitura, como abaixo.
[altera_sdram_partner_module.v]Original
atribuir zs_dq = read_valid? read_temp: {32{1\'bz}};
Solução alternativa
atribuir zs_dq = read_valid_reg? read_temp_reg: {32{1\'bz}};
sempre @(posedge clk) começar
read_temp_reg <= read_temp;
read_valid_reg <= read_valid;
Final
Este problema está programado para ser corrigido em uma versão futura do software Quartus II.