Não, você não pode usar Intel Agilex® 7 FPGA série I, I_PIN_PERST_N R-Tile e REFCLK_GXR pinos Hard IP dedicados em seu design de malha FPGA.
O I_PIN_PERST_N_GXR e o REFCLK_GXR[R,L][14A, 14C, 15A,15C], _CH[0,1] pinos dedicados conectam-se apenas ao silício Hard IP R-Tile. Eles não se conectam à malha FPGA. Se você tentar usar os pinos de Hard IP dedicados R-Tile no seu projeto de malha FPGA usando a Intel® Quartus® Prime Pro Edition Software versão 21.2 e anterior, você pode ver o seguinte erro interno:
Erro interno: subsistema: PTI, arquivo: /quartus/tsm/pti/pti_tdb_builder.cpp, linha: 1357
Borda do IC do átomo src FALCONMESA_IO_IBUF:OUT (Id: 2282, com RE_GID associada: Nenhum) ao átomo dst FALCONMESA_FF:ACLR (Id: 610, com RE_GID associada: 4294967295) tem zero atraso quando não esperado e não é roteado (da borda do src 22292 <signal_name> para o dst 14055 <user_signal_name>)
Erro interno: subsistema: PTI, arquivo: /quartus/tsm/pti/pti_tdb_builder.cpp, linha: 1357
Borda do IC do átomo src FALCONMESA_IO_IBUF:OUT (ID: 2268, com RE_GID associada: Nenhum) ao átomo dst NADDER_LCELL_COMB:DATAF (ID: 2342, com RE_GID associada: 4294967295) tem zero atraso quando não esperado e não é roteado (borda do src 22145 <user_signal_name> para o dst 22200 <user_signal_name>)
Para corrigir esse problema, desconecte o design da malha FPGA do I_PIN_PERST_N_GXR e da REFCLK_GXR[R,L][14A, 14C, 15A,15C]_CH[0,1]pinos P/N .