ID do artigo: 000077740 Tipo de conteúdo: Solução de problemas Última revisão: 27/07/2012

rx_use_coreclk parâmetro não é gerado corretamente para megafunções PHY 10GBASE-R v12.0 que visam a família de dispositivos Stratix V

Ambiente

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Megafunções PHY v12.0 10GBASE-R que visam Stratix V não geram parâmetros rx_use_coreclk corretamente; o arquivo HDL gerado não passa pelo rx_use_coreclk parâmetro para a sv_xcvr_10gbaser_nr instância.

    Resolução

    Atualize o arquivo HDL gerado para passar o parâmetro. Para um arquivo gerado no System Verilog, adicione a linha comentada no exemplo abaixo:

    sv_xcvr_10gbaser_nr #( .num_channels (num_channels ), .operation_mode (operation_mode ), .sys_clk_in_mhz (mgmt_clk_in_mhz ), .ref_clk_freq (ref_clk_freq ), .rx_use_coreclk (rx_use_coreclk ), //add this line .pll_type (pll_type ), .RX_LATADJ (rx_latadj), .TX_LATADJ (tx_latadj) )xv_xcvr_10gbaser_nr_inst(

    Produtos relacionados

    Este artigo aplica-se a 1 produtos

    FPGAs Stratix® V

    Isenção de responsabilidade

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