ID do artigo: 000077811 Tipo de conteúdo: Documentação e informações do produto Última revisão: 15/04/2014

Como corrigir as violações de tempo da configuração do núcleo quando eu vinculo dois controladores de memória física DDR3 da borda superior até a borda inferior do dispositivo FPGA?

Ambiente

  • Software Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Quando você liga dois controladores de memória física DDR3 (HMC) localizados nas bordas superior e inferior e usa pll_afi_half_clk como clock para a porta MPFE, você pode obter violações de tempo de configuração do núcleo entre os caminhos bonding_in_* e bonding_out_*.

    Embora o clock MPFE tenha permissão para executar até a metade da frequência do controlador de memória física, a frequência máxima de clock MPFE depende do desempenho da malha central. O caminho do bonding_out_* para o bonding_in_* é roteado pela malha central e é muito longo, resultando em uma violação de cronometragem.

    Resolução

    Reduza a frequência de clock MPFE para alcançar o fechamento de cronometragem e aumentar a largura de dados da porta MPFE para manter a mesma largura de banda na interface de memória.

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