ID do artigo: 000077845 Tipo de conteúdo: Solução de problemas Última revisão: 11/09/2012

Por que estou recebendo uma mensagem de aviso quando compilo para as velocidades DDR2 anunciadas nas velocidades de -7 e -8 Cyclone II FPGAs nas versões Quartus II 5.0SP1 e inferiores?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

As versões Quartus II 5.0SP1 e inferior exibirão um aviso se você exceder qualquer um dos seguintes parâmetros ao compilar seu design SSTL18-C1 DDR2 / Cyclone II:


Por exemplo, se o seu design Cyclone II C8 /DDR2 estiver definido para 125 MHz, o seguinte aviso será emitido "Aviso: a configuração da frequência DQS de 125,0 MHz do pino de E/S DQS ddr_dqs[0] deve ser inferior a 100,0 MHz".

Os dados utilizados para as limitações do Quartus II listados acima foram valores previstos com base em simulações de E/S Cyclone II. No entanto, a caracterização recente Cyclone II de E/S provou que a SSTL-18 (o padrão de E/S necessário para DDR2) para operar além das expectativas definidas anteriormente e usadas no Quartus II. Como resultado desses dados de caracterização e análises detalhadas adicionais, tanto a limitação DQS Fmax quanto as especificações DDR2 publicadas serão atualizadas da seguinte forma: Especificações DDR2 atualizadas DQS Fmax Limitações C6: C7 de 167 MHz: C8 de 150 MHz: 125 MHz Porque a versão atual do Quartus II lista isso apenas como um aviso e não um erro, não há nenhuma solução alternativa necessária e você pode atingir Altera velocidades anunciadas da Altera simplesmente ignorando este aviso em particular quando você estiver mirando em uma velocidade de sistema válida acima.

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