ID do artigo: 000077886 Tipo de conteúdo: Solução de problemas Última revisão: 06/08/2012

Por que a síntese quartus II não reconhece minha máquina de estado SystemVerilog?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição No software Quartus® II, se você usar um tipo de enum para sua variável de estado em seu arquivo de design SystemVerilog, isso será padrão para um tipo de int assinado. A síntese quartus II não reconhece isso como uma máquina de estado. Apenas os tipos de int não assinados são reconhecidos como variáveis de estado pela síntese de Quartus II.
Resolução

Defina seu tipo de enum como um int não assinado, por exemplo:

enum int unsigned { S0 = 0, S1 = 2, S2 = 4, S3 = 8 } state;

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