Problema crítico
Para variantes de modo ligado com lanes por dispositivo de conversor (L) maior que 6, você encontrará o seguinte erro ao gerar o arquivos de simulação:
Error: No valid setting found for the specified output frequency ( MHz), pma width() and Master CGB division factor(1). Your selection of Bandwidth setting may also contribute to this issue.
Para variantes de modo não ligado com L>6, você pode encontrar uma simulação Falha.
O testbench do núcleo de IP existente implementa o vínculo de compensação de feedback PLL configuração para modo de ligação e configuração de ligação x1 para modo não ligado. Você deve regenerar o PLL ATX a partir do catálogo ip e alterar a configuração de ligação à ligação x6/xN para o modo conectado, ou a ligação xN para o modo não conectado.
Este problema afeta o testbench do núcleo de IP JESD204B com destino a um Arria 10 Dispositivo.
Gere o Arria 10 TRANSCEPTOR ATX PLL do catálogo IP com o seguinte configurações de parâmetros:
Largura de banda: média
Frequência de saída PLL: taxa < de dados>/2
Frequência do clock de referência do inteiro PLL: taxa de < de dados>/20 (para Hard PCS), taxa < de dados>/40 (para PCS macios)
Selecione Incluir o bloco de geração de clock mestre
Para o modo de ligação, selecione Habilitar portas de saída do clock de ligação, PMA largura da interface = 20 (para HARD PCS) ou largura da interface PMA = 40 (para Soft PCS)
Para o modo não ligado, selecione Habilitar saída de clock de alta velocidade não ligado x6/xN Porta
Para obter detalhes sobre a implementação do modo de ligação, consulte o Arria PHY do transceptor 10 Guia do usuário: "Implementando o modo de ligação x6/xN" e "Implementação de configuração não-união de vários canais xN" Tópicos.
Este problema será corrigido em uma versão futura.