ID do artigo: 000077937 Tipo de conteúdo: Solução de problemas Última revisão: 11/09/2012

Os Cyclone dispositivos com loops bloqueados por fase (PLLs) suportam o modo de feedback externo?

Ambiente

  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição Não, Cyclone® PLLs do dispositivo não têm suporte para o modo de feedback externo. No entanto, eles suportam o modo Normal, o modo de buffer de atraso zero e o modo sem compensação.

    No modo normal, o caminho de feedback PLL vem de uma rede global de clocks que minimiza o atraso do clock para registrar a saída específica do clock PLL.

    No modo buffer de atraso zero, o caminho de feedback PLL é limitado ao pino de saída externa PLL dedicado. O sinal de clock desligado do chip no pino PLL_OUT é alinhado de fase com a entrada do clock PLL para um atraso minimizado entre a entrada do clock e a saída do clock externo. Se o PLL também for usado para a unidade da rede de clock interno, essa rede de clock também tem uma mudança de fase correspondente.

    No modo Sem Compensação, o caminho de feedback PLL é limitado ao loop PLL — ele não vem da rede global de clock ou de uma fonte externa. Não há compensação de rede de clock, mas este modo minimiza o nervosismo nos clocks. Este modo pode levar a tempos de espera positivos nos registros de elemento de E/S (IOE). Você pode compensar isso com a mudança de fase manual.

    Produtos relacionados

    Este artigo aplica-se a 1 produtos

    FPGAs Cyclone®

    O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.