ID do artigo: 000077955 Tipo de conteúdo: Solução de problemas Última revisão: 27/08/2012

Por que meu clock de saída não alterna ao simular contadores de saída PLL em cascata em dispositivos Cyclone III ou Cyclone IV?

Ambiente

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema no software Quartus II versão 9.1 e posterior, os clocks de saída podem não alternar durante a simulação funcional do contador de saída PLL em cascata em projetos destinados a dispositivos Cyclone III e Cyclone IV. Este problema está relacionado ao modelo de simulação funcional e não afeta o comportamento do hardware.

    Resolução

    Para resolver este problema, use a simulação de sincronização quando a megafunção ALTPLL estiver configurada para usar o contador de saída em cascata. A simulação de sincronização não é afetada pelo problema nos modelos de simulação funcional.

    Produtos relacionados

    Este artigo aplica-se a 4 produtos

    FPGA Cyclone® IV GX
    FPGA Cyclone® III LS
    FPGAs Cyclone® III
    FPGA Cyclone® IV E

    Isenção de responsabilidade

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