ID do artigo: 000077964 Tipo de conteúdo: Solução de problemas Última revisão: 08/04/2013

Por que vejo erros da minha ferramenta de simulação sobre nomes ilegais ao compilar netlists de saída SystemVerilog?

Ambiente

    Intel® Quartus® II Subscription Edition
    Simulação
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema nas versões 11.0 e posteriores do software Quartus II, as netlists de saída no formato SystemVerilog podem conter nomes ilegais com espaços brancos extras inseridos.

Por exemplo, um fio ou rede renomeado pelo software Quartus II pode ter um espaço branco extra adicionado:

"\ renamed_net_3~0_combout”
Resolução

Para resolver este problema, siga as etapas abaixo:

  1. No menu Atribuições Quartus II, clique em Configurações
  2. Na lista Categoria, expanda as configurações da ferramenta EDA e clique em Simulação
  3. Ligue a opção Caracteres HDL ilegais do Mapa

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