Para a interface de memória DDR3 SDRAM baseada na UniPHY (com nivelamento) se duas interfaces SDRAM DDR3 estiverem compartilhando PLL, você pode ter mais de uma interface DDR3 SDRAM em um sub-banco.
Você não pode ter mais de uma interface de memória DDR3 baseada em Altmemphy (com nivelamento) localizada em um único sub-banco de IO para Stratix® Família de dispositivos III e Stratix IV.
Stratix III e Stratix IV têm apenas uma cadeia de atraso de nivelamento por sub-banco de E/S. YOu só pode ter uma interface de memória em cada sub-banco de E/S (como sub-bancos de E/S 1A, 1B e 1C) quando você usa cadeias de atraso de nivelamento se você não estiver compartilhando o PLL, uma vez que dois clocks diferentes não podem alimentar uma cadeia de atraso de nivelamento. O compartilhamento de PLLs está disponível apenas em interfaces DDR3 SDRAM baseadas na UniPHY.