ID do artigo: 000078057 Tipo de conteúdo: Solução de problemas Última revisão: 29/06/2014

Qual é a latência de leitura de uma ROM M20K que deve ser contabilada ao executar a reconfiguração dinâmica de transmissão baseada em MIF em dispositivos Stratix® V GX?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Ao implementar a reconfiguração dinâmica baseada em MIF em dispositivos Stratix® V GX e ler dados de uma ROM baseada em M20K, a latência de leitura é de um ciclo de clock se a saída de ROM não for registrada ou dois ciclos de clock se a saída estiver registrada.

Resolução

Este problema é corrigido no software Quartus® versão 12.0.

Produtos relacionados

Este artigo aplica-se a 2 produtos

FPGA Stratix® V GX
FPGAs Stratix® V

1

Isenção de responsabilidade

1

Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês governará e será a controle. Exibir a versão em inglês desta página.