Descrição
No Altera sistema de processadores rígidos SoC (HPS), o status bruto dos sinais de interrupção física f2h_irq0 e f2h_irq1 pode ser lido diretamente dos registros ICSPISRn do Controlador de interrupção genérico ARM (GIC) (a partir do endereço ARM® 0xFFDE_DD04). O mapeamento é o seguinte:
- FPGA-para-HPS irq bits 0 a 23 (f2h_irq0[23:0]) podem ser lidos a partir de bits 0xFFDE_DD08 [31:8]
- FPGA-para-HPS irq bits de 24 a 31 (f2h_irq0[31:24]) podem ser lidos a partir de bits 0xFFDE_DD0C de 0xFFDE_DD0C [7:0]
- FPGA bits irq para HPS de 32 a 55 (f2h_irq1[23:0]) podem ser lidos a partir de bits 0xFFDE_DD0C de 0xFFDE_DD0C [31:8]
- FPGA-para-HPS irq bits de 56 a 63 (f2h_irq1[31:24]) podem ser lidos a partir de bits 0xFFDE_DD10 [7:0]
Para obter mais informações sobre o Controlador de interrupção genérico (GIC), incluindo configuração, limpeza e interrupções de mascaramento, consulte o capítulo Controlador de interrupção do Manual de referência técnico Cortex-A9 MPCoreTechnical, disponível no site do arm info center.
Essas informações estão programadas para serem incluídas em uma versão futura do manual de dispositivos Cyclone V volume 3: sistema de processador rígido TRM.
Resolução