ID do artigo: 000078091 Tipo de conteúdo: Solução de problemas Última revisão: 09/10/2013

Por que o PCI Express Hard IP não está gerando ECRC quando relatórios de erros avançados (AER), verificação de ECRC, geração de ECRC e encaminhamento de ECRC estão habilitados?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

O PCI® Express Hard IP não definirá automaticamente o bit TD TLP se o encaminhamento do ECRC estiver habilitado. Quando o encaminhamento do ECRC estiver habilitado, o bit TD TLP será enviado inalterado pelo IP.  Você deve garantir que o cabeçalho Avalon streaming (Avalon-ST) tenha o conjunto de bits TD.


Se o encaminhamento do ECRC não estiver habilitado e a geração ECRC estiver habilitada, o núcleo definirá automaticamente o bit TD TLP e gerará o ECRC.

Resolução Para definir automaticamente o bit TD TLP no cabeçalho transmitido, desative o encaminhamento do ECRC.

Produtos relacionados

Este artigo aplica-se a 16 produtos

FPGA SoC Cyclone® V SX
FPGA Cyclone® V GX
FPGA Stratix® V GS
FPGA Arria® V GZ
FPGA Arria® V SX SoC
FPGA Cyclone® V GT
FPGA Stratix® V GX
FPGA Cyclone® IV GX
FPGA Stratix® V GT
FPGA SoC Cyclone® V ST
FPGA Arria® V ST SoC
FPGA Arria® V GX
FPGA Arria® V GT
FPGA Stratix® IV GX
FPGA Arria® II GX
FPGA Stratix® IV GT

1

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês governará e será a controle. Exibir a versão em inglês desta página.