ID do artigo: 000078108 Tipo de conteúdo: Solução de problemas Última revisão: 22/04/2013

Posso instanciá-la diretamente em uma entidade HDL Verilog em um arquivo de design VHDL fazendo referência à biblioteca?

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a uma limitação na síntese Quartus® II, você não pode instanciá-lo diretamente em um módulo HDL Verilog em um arquivo de design VHDL, referenciando-o com a biblioteca. Por exemplo, você não pode instaüir um módulo HDL Verilog usando a seguinte sintaxe:

: entity .
Resolução

Para resolver essa limitação, crie uma declaração de componentes para o módulo HDL Verilog antes de instaurá-la. O componente pode ser declarado em um pacote ou na seção de arquitetura do projeto.

Essa limitação está programada para ser corrigida em uma versão futura do software Quartus II.

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