ID do artigo: 000078172 Tipo de conteúdo: Solução de problemas Última revisão: 11/09/2012

Por que o meu PLL fracional com o recurso de reconfiguração habilitado falha ao bloquear Stratix dispositivos V?

Ambiente

  • Intel® Quartus® II Subscription Edition
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema nas versões Quartus® II 11.1SP2 e anterior, PLLs fracionadas implementadas com o IP Altera® PLL e o IP Altera PLL conectado podem não ser travados quando implementados em determinados locais em dispositivos Stratix® V.

    Um sintoma adicional é que o sinal mgmt_waitrequest é sempre afirmado.

    Resolução

    Se as PLLs com reconfiguração são usadas em dispositivos Stratix V, use a versão 12.0 ou mais recente do software Quartus II.

    Produtos relacionados

    Este artigo aplica-se a 4 produtos

    FPGA Stratix® V GX
    FPGA Stratix® V GT
    FPGA Stratix® V E
    FPGA Stratix® V GS

    O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.