ID do artigo: 000078242 Tipo de conteúdo: Solução de problemas Última revisão: 26/06/2018

Por que minha simulação de RTL do meu dispositivo L-Tile ou H-Tile do meu dispositivo Stratix® 10 trava no estado de reinicialização?

Ambiente

    Intel® Quartus® Prime Pro Edition
    Transceptor PHY nativo de bloco L e bloco H Intel® Stratix® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Sua simulação de transceptor PHY RTL do dispositivo L-Tile ou H-Tile Stratix® 10 pode estar no estado de redefinição se você não tiver aplicado um pulso Power On Reset (POR) ao sinal reconfig_reset da interface de reconfiguração Avalon Memory Mapped (AVMM).

Resolução

Para contornar esse problema, você pode aplicar um pulso de ciclo de dois reconfig_clk ao sinal reconfig_reset no início de sua simulação de RTL.

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