ID do artigo: 000078290 Tipo de conteúdo: Solução de problemas Última revisão: 29/06/2014

Há algum problema conhecido ao selecionar uma frequência DE REFCLK de entrada no PHY de baixa latência para um canal Stratix® V GT FPGA canal?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Sim, devido a um bug no editor de parâmetros PHY de baixa latência, você pode selecionar frequências REFCLK ilegais para dispositivos Stratix® V GT. As frequências REFCLK válidas são baseadas em uma razão divisória de taxa de dados de 16 ou 20 e também devem considerar o F(máximo) do pino REFCLK do dispositivo.

Por exemplo, uma taxa de dados de 25 Gbps resultaria em um REFCLK de 781,25 MHz ou 625 MHz. Como a fin (máx. máx. ) do pino REFCLK é de 717 MHz, a única frequência REFCLK válida seria de 625 MHz.

Resolução

Este problema foi corrigido no software Quartus® II versão 13.0.

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FPGA Stratix® V GT
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