ID do artigo: 000078306 Tipo de conteúdo: Solução de problemas Última revisão: 03/11/2014

Por que vejo problemas de restrição de tempo com os clocks de tx_clkout e pipe_hclk de saída em Arria 10 designs PIPE?

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição Os tx_clkout clocks pipe_hclk de saída e de saída estão incorretamente limitados nos designs PIPE no Software Quartus® II versão 14.0 Arria® 10 Edition.
Resolução

Para corrigir este problema, em suas restrições de design de sinopse de alto nível (. SDC) arquivo, siga estas etapas:

  1. Inclua a restrição derive_pll_clock no seu arquivo SDC.
  2. Em uma linha abaixo da derive_pll_clock, use a restrição de remove_clock para remover tx_clkout e pipe_hclk.
  3. Recrie esses clocks em suas interfaces usando o comando create_clock SDC

Isso está programado para ser corrigido em uma versão futura do software Quartus II.

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Este artigo aplica-se a 3 produtos

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FPGA Intel® Arria® 10 GT
FPGA Intel® Arria® 10 GX

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