Restrições de sincronização no formato SDC (Synopsys Design Constraint) podem ser incorporadas em arquivos de projeto HDL VHDL ou Verilog ao usar a síntese Quartus® II.
Use a altera_attribute do seu arquivo HDL e a opção SDC_STATEMENT aplicar uma restrição de tempo. Apenas um altera_attribute é permitido por entidade VHDL ou módulo HDL Verilog.
Para aplicar várias restrições, combine todas as opções ou atribuições em uma linha, separando cada uma com um ponto e vírgula (;).
Abaixo, um exemplo de aplicar várias restrições de sincronização de caminhos falsos usando a palavra-chave altera_attribute e a opção SDC_STATEMENT de SDC_STATEMENT no formato HDL Verilog-2001. Para outros formatos de linguagem HDL, consulte Usar altera_attribute definir opções lógicas Quartus II no capítulo Quartus® II Integrated Synthesis (PDF) do Manual quartus® II.
(* altera_attribute = {"-name SDC_STATEMENT \"set_false_path -, de [get_registers *sv_xcvr_pipe_native*] -, para [get_registers *altpcie_rs_serdes|*]\";-name SDC_STATEMENT \"SDC_STATEMENT". -set_false_path -para [get_registers *altpcie_rs_serdes|fifo_err_sync_r\[0\]]\";nome SDC_STATEMENT \"set_false_path -para [get_registers *altpcie_rs_serdes|busy_altgxb_reconfig*]\""*)