ID do artigo: 000078507 Tipo de conteúdo: Solução de problemas Última revisão: 28/11/2016

Violação de sincronização ao habilitar 'Clock de relatório de tempo extra' no controlador baseado em DDR3 UniPHY

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Você pode ver violação de sincronização ao desabilitar o rastreamento do DQS no controlador DDR3 após as etapas deste artigo de conhecimento:

Por que a opção "Habilitar o rastreamento de DQS de leitura" no IP DDR3 SDRAM baseado na UniPHY mudou entre as conexões de software Quartus® II?

A violação de sincronização acontece quando o controlador é nomeado com a string "controller".

Resolução

A solução alternativa para este problema é mudando a string "controller" para "alt*controller" em _p0_report_timing_core.tcl

Mudar:

se { ! } {
definir controller_regs [get_registers |*controller_*inst|*]
definir inst_other_if
} outra {
set controller_regs [get_registers |*:*controller_*inst|*]
definir inst_other_if
}


Para:

se { ! } {
set controller_regs [get_registers | *alt*controller_*inst|*]
definir inst_other_if
} outra {
definir controller_regs [get_registers |*:* alt*controller _*inst|*]
definir inst_other_if
}

 

Este problema é corrigido a partir do software Quartus® II versão 13.1.

Produtos relacionados

Este artigo aplica-se a 4 produtos

FPGA Stratix® V E
FPGA Stratix® V GS
FPGA Stratix® V GT
FPGA Stratix® V GX

1

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês governará e será a controle. Exibir a versão em inglês desta página.