RapidIO II IP Core - compilação de testbench VHDL resulta em um erro devido ao parâmetro e à incompatibilidade de tipo de porta

Quando você gera o modelo de simulação VHDL, há parâmetros e tipo de porta incompatibilidades no invólucro de alto nível VHDL. Testbench que instaurou o gerado o invólucro superior fornecerá erros de compilação.

Declare as seguintes portas de largura de 1 bits como em std_logic vez de std_logic_vector no invólucro de alto nível VHDL:

• csr_external_tm_mode_wr
• csr_external_mtu_wr
• external_illegal_transaction_decode_set
• external_io_error_response_set
• external_message_request_timeout_set
• external_slave_packet_response_timeout_set
• external_unsolicited_response_set
• external_unsupported_transaction_set
• external_illegal_transaction_target_error_set
• external_missing_data_streaming_context_set
• external_open_existing_data_streaming_context_set
• external_long_data_streaming_segment_set
• external_short_data_streaming_segment_set
• external_data_streaming_pdu_length_error_set
• external_capture_ftype_wr
• external_capture_ttype_wr
• external_letter_wr
• external_mbox_wr
• external_msgseg_wr
• external_xmbox_wr

Para as variantes da família FPGA de dispositivos série V, altere as seguintes portas no topo wrapper de nível gerado para std_logic_vector(0 downto 0) combinar com a respectiva porta vetorial SystemVerilog definida no módulo altera_rapidio2_top:

• pll_locked
• pll_powerdown

Para erro de incompatibilidade do tipo de parâmetro, você pode remover com segurança o parâmetro SYS_CLK_FREQ no invólucro superior gerado. O núcleo IP não continuará processo sobre este parâmetro.