ID do artigo: 000078610 Tipo de conteúdo: Solução de problemas Última revisão: 15/01/2013

Erro de compilação Modelsim com arquivo de saída Verilog gerado em Cyclone V

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descrição

Erro de compilação quando o modelsim é compilado com o gerado arquivo de saída verilog (.vo). Mensagem de erro: erro #**: (vsim-10000) ipfs_vo/t_RT_471_1of1.vo(4614): referência a defparam não resolvido 'canais' em ni0OO1.channels" é exibido.

Este problema afeta a versão 12.1sp1 no Cyclone V.

Resolução

Abra o arquivo verilog (.vo) e procure altera_xcvr_reset-controle Bloco. Converta todos os nomes de parâmetros em defparam em maiúsculas (por exemplo, canais - CANAIS).

Este problema está corrigido em 13.0.

Produtos relacionados

Este artigo aplica-se a 1 produtos

FPGAs Cyclone® V e FPGAs SoC

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.