ID do artigo: 000078625 Tipo de conteúdo: Solução de problemas Última revisão: 25/03/2013

É possível realizar testes de varredura de limites nos pinos JTAG do Hard Processor System (HPS) ?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Não, não é possível realizar testes de varredura de limites sobre os pinos HPS JTAG. No entanto, os pinos de E/S HPS tbe suportam testes de varredura de limites através dos pinos JTAG do FPGA. Os arquivos BSDL gerados por meio do software Quartus® II para dispositivos soC Cyclone® V incluirão pinos de E/S HPS que suportam a varredura de limites.

Nota: para Cyclone soC V FPGAs você deve ligar o HPS e o FPGA para realizar um teste de varredura de limites (BST).

Produtos relacionados

Este artigo aplica-se a 3 produtos

FPGA SoC Cyclone® V SX
FPGA SoC Cyclone® V ST
FPGA SoC Cyclone® V SE

Isenção de responsabilidade

1

Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.