ID do artigo: 000078675 Tipo de conteúdo: Solução de problemas Última revisão: 31/12/2014

Baixa latência de 40-100GbE IP Core com Stratix V com clock de referência de 322 MHz tem frequência de clock MAC RX errada

Ambiente

  • Intel® Quartus® II Subscription Edition
  • Ethernet
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    O editor de parâmetros LL 40-100GbE fornece dois valores possíveis para o parâmetro de frequência de referência do PHY . Ambos os valores deve gerar uma frequência clk_rxmac de 312,5 MHz para variações de 40 GbE e 390,625 MHz para variações de 100 GbE.

    No entanto, em variações de núcleo de IP com as seguintes propriedades, a clk_rxmac frequência é diferente:

    • A família de dispositivos de destino é o dispositivo Stratix V Família.
    • O parâmetro de frequência de referência PHY tem o valor de 322,265625 MHz.
    Resolução

    Este problema não tem solução.

    Este problema será corrigido em uma versão futura da Baixa Latência Função Ethernet MAC e PHY MegaCore de 40 e 100 Gbps.

    Produtos relacionados

    Este artigo aplica-se a 1 produtos

    FPGAs Stratix® V

    Isenção de responsabilidade

    1

    Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

    O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.