ID do artigo: 000078685 Tipo de conteúdo: Solução de problemas Última revisão: 18/11/2017

O analisador de sincronização Spectra-Q pode aplicar a derção de solicitação de tempo incorretamente a projetos com as atribuições set_timing_derate blocos de destino com período mínimo ou limites de largura de pulso

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Intel® Quartus® Prime Standard Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Para projetos Arria® 10 e Cyclone® 10, set_timing_derate se você aplicar o comando Tcl a blocos com período mínimo ou limites mínimos de largura de pulso, o Spectra-Q TimeQuest pode aplicar a derção de tempo incorretamente ao seu projeto.

    Este problema afeta o software Quartus® Prime Standard Edition e o software Quartus Prime Pro Edition.

    Resolução

    Execute o analisador de sincronização Spectra-Q com a force_dat opção:

    • Execute quartus_sta -force_dat a partir da linha de comando.
    • Execute create_timing_netlist -force_dat a GUI Spectra-Q TimeQuest.

    Produtos relacionados

    Este artigo aplica-se a 3 produtos

    FPGAs Intel® Arria® 10 e FPGAs SoC
    FPGA Intel® Cyclone® 10 GX
    FPGAs Intel® Cyclone® 10

    Isenção de responsabilidade

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