Stratix V e Arria V GZ Hard IP para PCIe RX Burst Master podem devolver as conclusão com a classe de tráfego incorreta

O Stratix V e Arria V GZ Hard IP para PCIe RX Burst Master pode devolver as conclusão com a classe de tráfego incorreta e o atributo campos definidos.

A solução alternativa é corrigir o seguinte arquivo RTL, /ip/altera_pcie/altera_pcie_hip_256_avmm/rtl/altpcieav_dma_hprxm_rdwr.sv. Você deve adicionar registros para registrar a classe de tráfego correta.

Após: logic [2:0] rd_tc;

Adicionar: logic [1:0] rd_attr_reg;

Adicionar: logic [2:0] rd_tc_reg;

Antes da declaração de atribuição:

req_id_reg <= req_id;

Adicionar:

rd_attr_reg <= rd_attr;

rd_tc_reg <= rd_tc;

Em ///RXM, a interface de leitura pendente muda a primeira atribuição declaração ao seguinte:

assign PndgRdHeader_o = {1\'b0, 4\'hF, rd_tc_reg, rd_attr_reg, 4\'hF, rx_dwlen_reg, req_id_reg[15:0], 1\'b0, rx_addr_reg[6:0], rd_tag_reg};

Em /ip/altera_pcie/altera_pcie_hip_256_avmm/rtl/altpcieav_dma_hprxm_cpl.sv, a declaração:

assign attr PndRdFifoData_i[48:47];

deve ler:

atribuir attr PndRdFifoData_i[47:46];

Este problema é corrigido na versão 14.1 do software Quartus II.