ID do artigo: 000078731 Tipo de conteúdo: Solução de problemas Última revisão: 10/09/2018

Por que recebo dados incorretos devolvidos das minhas solicitações de TLP de leitura no meu Intel® Avalon®-Memory mapeado de 128 bits Hard IP para PCI* Express?

Ambiente

    Intel® Quartus® Prime Pro Edition
    Hard IP para PCI Express* Avalon-MM Stratix® V Intel® FPGA IP
    Hard IP para PCI Express* Avalon-MM Arria® V Intel® FPGA IP
    Hard IP para PCI Express* Avalon-MM Arria® V GZ Intel® FPGA IP
    Hard IP para PCI Express* Avalon-MM Cyclone® V Intel® FPGA IP
    Hard IP para PCI Express* Intel® Arria® 10 Cyclone® 10
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema com as versões de software Intel® Quartus® II e Prime 15.0, 16.0, 16.1, 17.0 e 17.1, você pode ver dados de leitura incorretos quando o link PCI* Express é altamente utilizado e há muitas completações fora de ordem.  Este problema ocorre apenas para as variantes PCI* Express Hard IP Avalon®-Memory mapeadas de 128 bits.

Quando isso acontece, partes de dados de leituras recebidas podem aparecer no meio de dados de uma leitura anterior.

Resolução

Este problema é causado pela memória segurando o buffer de conclusão sendo tamanho muito pequeno.

Para resolver este problema, siga estas etapas:

  1. Procure nos diretórios de arquivos gerados para o arquivo altpciexpav128_rx.v.
  2. Encontre a linha localparam CB_RX_CPL_BUFFER_DEPTH =256;
  3. Mude a linha para localparam CB_RX_CPL_BUFFER_DEPTH =512;
  4. Encontre as linhas "wire[7:0] cplram_wraddr;" e "wire [7:0] cplram_rdaddr;"
  5. Mude a largura do fio de 8 bits para 9 bits:
    1. fio [8:0] cplram_wraddr;
    2. fio [8:0] cplram_rdaddr;"

Versão encontrada: 15.0 e 16.0 a 17.1.1
Versão fixa: 15.1 e 18.0
Este problema foi corrigido a partir da versão 18.0 do software.

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