Algumas configurações dos canais TX do transceptor usados no modo de latência determinística resultarão em análise de temporística incorreta no software Quartus® II. Nesses casos específicos, o analisador de sincronização ignora os caminhos do clock a partir do pll_inclk, através do PLL TX e anteriores ao bloco de PCS TX, resultando em uma análise de tempo incorreta nos caminhos afetados. Esses caminhos afetados podem parecer ter um encerramento de tempo adequado, o que mascara possíveis violações de sincronização devido à análise de tempo incorreto.
As seguintes famílias e configurações de dispositivos são afetadas:
- os dispositivos Stratix® IV GX, Stratix IV GT, Arria® II GX e HardCopy® IV GX com modo de latência determinística e que permitem o feedback de PFD PLL e o uso do serializador de byte são afetados ao usar as versões do software Quartus II de 9.1 a 10.0 SP1.
- Cyclone® dispositivos IV GX com modo de latência determinística e habilitando o Feedback PFD PLL são afetados ao usar as versões de software Quartus II 10.0 e 10.0sp1.
Note que os Altera CPRI MegaCore (que não utilizam o recurso de feedback PFD PLL) e os dispositivos Arria II GZ não são afetados por este problema.
Este problema está programado para ser corrigido em uma versão futura do software Quartus II. Se este problema estiver causando um problema imediato, faça uma solicitação de serviço usando o mySupport.