Você pode notar violações de temporismo grandes no relatório de sincronização DDR do relatório para o design do controlador de memória UniPHY, se você usar a diretiva derive_pll_clocks no arquivo SDC para o seu projeto. Se o arquivo SDC contendo a restrição de derive_pll_clocks for chamado antes que o arquivo UniPHY SDC seja chamado no software Quartus® II, o TimeQuest criará clocks para os clocks de saída UniPHY PLL. Esses clocks criados têm nomes diferentes em comparação com os clocks criados pelo arquivo UniPHY SDC, portanto, o TimeQuest não poderá analisar corretamente o IP baseado no UniPHY devido aos nomes de clock conflitantes.
A solução alternativa é certificar-se de que o arquivo QiP UniPHY está listado antes do arquivo de projeto SDC para o projeto. No Quartus, abra o "Project > adicionar/remover arquivos no Projeto..." janela, selecione o arquivo QIP UniPHY e clique no botão "Up" até que o arquivo QIP esteja no topo da lista ou você também pode fazer as alterações no arquivo QSF para ligar primeiro para o arquivo UniPHY IP QIP.
Uma solução alternativa é remover as derive_pll_clocks dos seus arquivos SDC.
Note que não é recomendável remover a diretiva derive_pll_clocks de núcleos ALTERA® IP.