Os designs ECC e CSR podem falhar na simulação ou no hardware

Projetos criados com o controlador de alto desempenho II (HPC) II) versão 11.0 e gerada com a detecção de erros de habilitar e Lógica de correção ou Habilitar configuração e status As opções de interface de registro ativadas podem falhar na simulação ou em hardware.

A solução alternativa para este problema é a seguinte:

1. Abra o /submodules/alt_mem_ddrx_csr.v arquivo em um editor.
2. Faça as seguintes alterações na definição do parâmetro do módulo: change BL_BUST_WIDTH = 4 to BL_BUST_WIDTH = 5� change MEM_IF_CSR_COL_WIDTH = 4 to MEM_IF_CSR_COL_WIDTH = 5� change MEM_IF_CSR_BANK_WIDTH = 2 to MEM_IF_CSR_BANK_WIDTH = 3� change MEM_IF_CSR_CS_WIDTH = 2 to MEM_IF_CSR_CS_WIDTH = 3�
3. Na linha 1040, aproximadamente, mude a linha: assign cfg_burst_length = csr_bl [BL_BUS_WIDTH - 1 : 0];� Paraassign cfg_burst_length = {{(BL_BUS_WIDTH - 4){1’b0}}, csr_bl};

Este problema será corrigido em uma versão futura.