Errata - Stratix V e Arria V no software Quartus II versão 13.0 SP1

Os modelos de sincronização para dispositivos Stratix® V e Arria® V estão sendo atualizados no software Quartus® II versão 13.0 SP1 DP5 para resolver problemas na versão 13.0 SP1.

Durante a finalização do modelo de sincronização dos últimos dispositivos de 28 nm, Altera erro de sincronização do modelo identificado. Como parte de nossos processos de melhoria contínua, Altera auditou todos os dispositivos e encontrou problemas afetados por outros dispositivos. Portanto, as alterações do modelo afetam dispositivos que haviam sido designados com o status de temporização "final" em versões anteriores do software Quartus II.

Consulte a seção Solução/Correção abaixo para baixar o patch de software que inclui as alterações do modelo de sincronização, baixar um script para ajudar a determinar se o seu projeto foi afetado e obter instruções sobre como reprisar a análise de tempo com uma versão atualizada do software Quartus II.

Stratix V e Arria V GZ: Pino de entrada para o caminho do clock de referência fPLL

Se um design que visa um dispositivo Stratix V ou Arria V GZ tiver um clock de referência PLL (fPLL) fracionada que é alimentado diretamente por um pino de entrada de clock dedicado, há uma correção equivocada no atraso de entrada. Este problema afeta o comportamento do design apenas se o design depender de uma relação de sincronização especificada entre o pino de entrada do clock de referência e a saída fPLL. Os seguintes cenários de sincronização são afetados:

• tempo de saída se um registro de destino se alimentar fora do chip (sem o clock também enviado fora do chip), como medição ou correção de Tco
• tempo de configuração de entrada/recebimento para entradas síncronas regulares ou de origem clockadas pelo fPLL
• sincronização com buffers de atraso zero e modos de compensação PLL externos

Outros cenários de clocking, como os seguintes, não são afetados:

• saídas síncronas de origem, transceptor, memórias DDR
• fontes e destinos que usam clocks do mesmo PLL

Arria V GX e GT Model Issue: caminhos Mux de roteamento periférico

Há erros de sincronização relacionados a caminhos multiplexer de roteamento periférico em Arria V GX e dispositivos GT.

O caminho de E/S pin-to-core está faltando até 1 ns de atraso e a cadeia de atrasoS D3 não é analisada corretamente. Este problema afeta apenas pinos de propósito geral que alimentam o núcleo FPGA diretamente (sem registro de E/S). O problema não afeta registros de E/S, memória DDR, transceptor ou quaisquer outros caminhos.

O roteamento entre o núcleo e o buffer do clock periférico (PCLK) está faltando ~300ps de atraso. Este problema afeta o roteamento do núcleo para a entrada PCLK horizontal e vertical e a saída PCLK horizontal para o núcleo. O problema não afeta os pinos de E/S, os caminhos do transceptor TX/RX ou DPA para o buffer do clock PCLK.

Arria questão de tempoquest V GX e GT: tempo de polaridade do clock no MLAB

O TimeQuest Timing Analyzer analisa incorretamente o caminho de sincronização em dispositivos Arria V GX e GT quando há polaridade mista de clocks em um bloco de memória MLAB, como um registro de endereço de gravação de borda positiva alimentando uma memória MLAB com um sinal de clock de gravação de borda negativa.  TimeQuest analisa essa conexão como uma transferência de ciclo completo quando deve ser meio ciclo.

Antes de baixar e instalar o novo software, você pode baixar o script 13_0_sp1_timing.tcl para ver se o design pode ser afetado, conforme descrito abaixo.

Para confirmar se um projeto é afetado por esses problemas de modelo de sincronização, retime o design em uma versão corrigida do software Quartus II, conforme descrito abaixo.

Se o script ou a análise de temporizado com um software Quartus II remendado mostrar violações de sincronização, então você deve fechar o tempo com a versão atualizada do Quartus II.  Observe que as alterações ECO podem ser usadas em alguns casos para fechar o tempo sem uma recomputação completa.

Usando o script de sincronização 13_0_sp1_timing.tcl:

Para o Stratix V e Arria V GT, o script suporta o software Quartus II versão 12.1 SP1 DP7 e posterior. O script informa se o desempenho de sincronização do design é afetado pelo problema do modelo de sincronização.  O script gera painéis de relatório para que você possa visualizar quaisquer novos caminhos de sincronização falhando no relatório de compilação do projeto, na pasta TimeQuest Timing Analyzer.

Para os Arria V GT e GZ, o script suporta o software Quartus II versão 13.0 SP1. Se o script relata que o design pode ser afetado pelos problemas, retime o design com o software Quartus II remendado para confirmar se o desempenho de sincronização é afetado.

Para iniciar o script, execute o seguinte comando a partir do prompt de comando no diretório do projeto para o design compilado:
quartus_sh –t 13_0_sp1_timing.tcl -project [-revision ]

Retimizando na versão atualizada do software:

Para obter o software Quartus II versão 13.0 SP1 DP5 que inclui as udpates do modelo de sincronização, consulte a seguinte solução: Como eu resolvo problemas de software conhecidos para dispositivos Stratix V, Arria V e Cyclone V no software Quartus II versão 13.0 SP1?

Retime o design com a versão corrigida seguindo estas etapas:

1. Faça backup do banco de dados de projetos.
2. Abra o projeto na versão atual do software Quartus II e exporte o banco de dados. No menu Projeto, clique em Exportar banco de dados. Quando você for solicitado, exporte o banco de dados para o diretório export_db sugerido.
3. Inicie a versão do software Quartus II com o modelo de sincronização atualizado.
4. Abra o projeto na nova versão do software Quartus II. Quando você for solicitado a substituir a versão mais antiga do banco de dados, clique em Sim e importe o banco de dados do diretório export_db .
5. Execute o analisador de tempoquest no design.
6. Revise os resultados de sincronização. Se houver novas falhas na análise de temporismo, você deve fechar o tempo com o novo modelo de sincronização.