ID do artigo: 000078919 Tipo de conteúdo: Solução de problemas Última revisão: 06/08/2015

Ao usar o MAC e o PHY Ethernet de baixa latência de 40 e 100 Gbps, é possível que o início do pacote e o fim dos sinais de pacote se afirmem no mesmo ciclo de clock?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Sim, quando quadros fragmentados ou curtos são recebidos, os sinais De Baixa Latência 40 e 100 Gbps Ethernet MAC e PHY Intel® FPGA IP podem afirmar tanto o início dos sinais de pacote (l<n>_rx_startofpacket/dout_sop) quanto o fim do pacote (l<n>_rx_endofpacket/dout_eop) no mesmo ciclo de clock .

Resolução

N/A

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