Se você tiver duas PLLs chamadas PLL1 e PLL2 e uma fonte de clock de execução gratuita a partir do pino chamado sysclk.
Se PLL1 usar sysclk para derivar reconfig_clk de 50 MHz e afirmar pll1_locked sinal após reconfig_clk for estabilizado.
Se PLL2 usar sysclk para gerar 125 MHz fixedclk e afirmar pll2_locked sinal após a validade do fixedclk.
Para o núcleo PCIe, o bloco de reconfiguração deve ser mantido em reinicialização até que ambos esses clocks estejam estáveis. Portanto, seu offset_cancellation_reset de entrada deve ser definido até que pll1_locked e pll2_locked sejam afirmados. Portanto, offset_cancellation é a inversão de pll1_locked e pll2_locked.
No Verilog, a lógica será semelhante à seguinte:
atribuir offset_cancellation_reset = ! (pll1_locked e pll2_locked);
Quando o bloco de reconfiguração estiver fora de reinicialização, ele começará offset_cancellation processo para configurar o lado RX do transceptor e afirmar a bandeira "OCUPADO". Quando este procedimento for concluído, o controlador do bloco de reconfiguração desaasserá o sinalizador OCUPADO.