Descrição
Este erro ocorrerá no Quartus®II versão do software 3.0 se você tiver feito uma atribuição ilegal a um sinal que não seja um tipo de dados de reg. Na linguagem Verilog, determinadas atribuições de sinal só podem ser feitas para regr sinais de dados, não para fios de dados. As versões do software Quartus II menores que 3.0 não aplicaram essa verificação de fio/reg, embora seja a aplicação correta do idioma Verilog. Portanto, você pode obter erros na versão 3.0 em designs que passaram na versão 2.2 ou inferior.
Para eliminar este erro, adicione uma declaração de registro para que este sinal cumpra o padrão HDL Verilog.