O HARD IP para PCI® Express com guias do usuário da interface Avalon®-MM implica erroneamente que os sinais TxsByteEnable_i são usados apenas como "habilita o byte de gravação". Esses sinais são realmente usados para solicitações de leitura e gravação.
A descrição na tabela deve ler "Read and Write byte enables". Observe também que há restrições para as habilitações de leitura de byte, conforme descrito no último parágrafo da seção "solicitações de leitura de upstream Avalon-MM-MM-to-PCI Express". Esse parágrafo deve começar:
Para solicitações Avalon mm de leitura com uma contagem de estouro superior a uma, todos os habilitações de byte devem ser afirmados. Não há restrições sobre as habilitações de byte para solicitações de leitura Avalon-MM com uma contagem de estouro de uma, além das restrições para habilitações continguosas mostradas na tabela de sinais de interface escrava Avalon-MM TX.
Este detalhe será incluído em uma versão futura dos Guias do Usuário.