ID do artigo: 000079038 Tipo de conteúdo: Solução de problemas Última revisão: 17/11/2011

Não é possível configurar a caixa de seleção de otimização de recursos DSP no editor de parâmetros FFT para dispositivos Stratix V

Ambiente

  • Intel® Quartus® II Subscription Edition
  • Transformações
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Em controladores SRAM QDR II e QDR II com segmentação UniPHY Arria dispositivos V ou Cyclone V, com latência de leitura não igual a 2, o clock de cortesia mem_cq_n não é usado para captura, portanto, o pino não é usado.

    Nos casos em que a latência de leitura é igual a 2, mem_cq_n serve como o relógio de captura e mem_cq não é usado.

    Este problema afeta os controladores SRAM QDR II e QDR II Arria V e Cyclone V, onde a latência de leitura não é igual a 2.

    Resolução

    Você pode habilitar manualmente esta opção modificando o gerado arquivo de variação manualmente, de DSP ARCH g => 0, para DSP ARCH g => 1.

    Status da solução

    Este problema será corrigido em uma futura versão do FFT MegaCore Função.

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    Este artigo aplica-se a 1 produtos

    FPGAs Stratix® V

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