ID do artigo: 000079080 Tipo de conteúdo: Solução de problemas Última revisão: 17/10/2011

A compilação pode resultar Stratix erros de simulação V EDA

Ambiente

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Se você tentar compilar um projeto que tenha como alvo um Stratix Dispositivo V, a compilação pode falhar com o seguinte erro:

    Error: Unable to generate the EDA simulation netlist files because the Quartus II software does not currently support gate-level simulation for the Stratix V devices.

    Resolução

    Antes de iniciar uma compilação, desligue o escritor da netlist executando as seguintes etapas:

    1. No menu Atribuições, clique em Configurações.
    2. Na lista Categoria , selecione Simulação em EDA Configurações da ferramenta.
    3. Na caixa De nome da ferramenta, selecione .

    Para realizar uma simulação de RTL nativelink, após a compilação concluído, selecione sua ferramenta EDA no nome da ferramenta caixa da caixa de diálogo Configurações EDA ..

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    Este artigo aplica-se a 1 produtos

    FPGAs Stratix® V

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