Como lidar com o tempo de interface do RGMII EMAC na parte HPS do dispositivo SoC?

Descrição Em Cyclone® V ou Arria® V SoC FPGA, o parâmetro de sincronização de transmissão RGMII Td (atraso de dados de saída TX_CLK para TXD/TX_CTL) é especificado como -0,85 a 0,15 ns, o que excede as especificações do padrão do setor. Na especificação de interface independente de mídia Gigabit reduzida (versão 2.0), o TskewT (distorção de saída de dados para clock) com a mesma definição de Td é definido como -500ps a 500ps. Essa violação de sincronização levará a um problema de interconexão entre a interface RGMII DO HPS EMAC e o PHY de algum fornecedor.
 

Resolução Recomendamos selecionar o PHY com capacidade de ajustar o tempo de entrada. Por exemplo, selecionando o PHY serial RTL8212 da Realtek, ele fornece pinos TXDLY /RXDLY para ajustar o atraso do clock de entrada/saída; selecionando o PHY serial KSZ9021 da Micrel\, ele fornece registros de RGMII Pad Skew para ajustar os sinais\' distorção na etapa de 0,12ns. Ambos significam adicionar atraso adicional aos sinais para compensar a distorção da saída, o que pode eliminar o erro de sincronização na placa do cliente.
 
Para selecionar essas PHYs sem capacidade de ajustar o tempo, a lógica de cola adicional deve ser aplicada à interface RGMII, roteando os sinais externos do HPS EMAC RGMII para o lado FPGA, ou a ponte entre HPS EMAC GMII internamente para FPGA.