Ao simular o Altera® Hard IP para PCI Express® como pontos de extremidade com BFMs de terceiros, um erro de simulação pode ser relatado pelo tempo entre o envio de EIOS e a entrada em Ocioso Elétrico.
Um exemplo de erro de BFM denali para este caso é mostrado abaixo:
*Erro de denali*: @42853200 ps:: detectado[cfg_0_0] (TX) [] PL_TTX_IDLE_SET_TO_IDLE [PCISIG]. [port_0]. TX: O transmissor excedeu o TTX-IDLE-SET-TO-IDLE (20 Gen1-UI).
Este problema afeta apenas a simulação e não afeta o hardware.
A causa raiz é devido às imprecisões de sincronização do modelo de simulação de transciever analógico PMA.
Modifique o arquivo altera_xcvr_fpll_a10.sv para adicionar uma escala de tempo conforme mostrado abaixo:
ifdef ALTERA_RESERVED_QIS_ES
.pipe12_elec_idle_delay_val(3\'b100),
Endif
3. Salve e recompile sua simulação