ID do artigo: 000079176 Tipo de conteúdo: Solução de problemas Última revisão: 30/11/2015

Exemplo de projeto de hardware LL 40-100GbE IP Core requer um novo arquivo SDC

Ambiente

    Intel® Quartus® Prime Pro Edition
    Ethernet
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descrição

O exemplo de projeto de hardware do núcleo IP LL de 40-100GbE falha na sincronização. O problema é causadas por incompatibilidades de nomes de clock com o arquivo SDC.

Resolução

Para garantir que o exemplo de design de hardware possa ser executado corretamente, você deve substituir o conteúdo do arquivo SDC em /hardware_test_design/comum/common_timing_a10.sdc com o seguinte texto:

derive_pll_clocks -create_base_clock derive_clock_uncertainty set_false_path -from [get_keepers {cpu_resetn}] set RX_CORE_CLK [get_clocks *|phy*|*rxp|*rx_pll*rx_core_clk*] set TX_CORE_CLK [get_clocks *|phy*|*txp|*tx_pll*tx_core_clk] set clk100 [get_clocks *|iopll*|clk100] set_clock_groups -asynchronous -group -group -group

Este problema será corrigido em uma versão futura dos 40 e 100 Gbps de baixa latência Núcleo ETHERNET MAC e PHY IP.

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