Possível falha de sincronização em projetos Arria dispositivos V e Cyclone V

Este problema afeta os controladores SDRAM DDR2, DDR3 e LPDDR2 com a UniPHY.

Interfaces suaves DDR2, DDR3 e LPDDR2 em Arria V GX/GT/SoC ou Cyclone dispositivos V e SoC podem ter problemas para atingir o tempo fechamento em determinadas frequências máximas.

Especificamente, este problema afeta interfaces suaves com o seguintes configurações:

• Arria V DDR3 trimestral a 600 MHz ou superior
• Arria V LPDDR2 de meia taxa a 300 MHz ou superior
• Cyclone V DDR3 de meia taxa a 300 MHz
• Cyclone V DDR2 de meia taxa a 300 MHz

A solução alternativa para este problema é aplicar o adequado solução para sua configuração, conforme descrito abaixo.

Especificação DDR3, DDR3L e LPDDR2 SDRAM EMIF Atualização para dispositivos Arria V GX/GT/SoC

• Para Arria V GX/GT/SoC, -Dispositivo de nível de velocidade I3 interfacing com um componente SDRAM DDR3 com 1 chip seleciona usando o controlador de memória suave a 667 MHz: Atualize o componente SDRAM DDR3 para um componente DDR3 DDR3 de 1066 MHz para atingir a frequência máxima especificada.
• Para Arria V GX/GT/SoC, -velocidade I3 dispositivo de nível interfacing com um componente SDRAM DDR3L com 1 chip seleciona usando o controlador de memória suave: A frequência máxima é rebaixado para 600 MHz.
• Para Arria V GX/GT/SoC, velocidade -C4 dispositivo de nível interfacing com um componente SDRAM DDR3 com 1 chip seleciona usando o controlador de memória suave: A frequência máxima é rebaixado para 600 MHz para design com Interface Total Largura de 64 bits e acima e 633 MHz para design com largura total de interface abaixo de 64 bits. Atualize o componente SDRAM DDR3 para um SDRAM DDR3 de 1066 MHz componente para atingir a frequência máxima especificada.
• Para Arria V GX/GT/SoC, velocidade -C4 dispositivo de nível interfacing com um componente SDRAM DDR3L com 1 chip seleciona usando o controlador de memória suave: A frequência máxima é rebaixado para 600 MHz.
• Para Arria V GX/GT/SoC, velocidade -C5 dispositivo de nível interfacing com um componente SDRAM DDR3L com 1 chip seleciona o uso do controlador de memória suave a 533 MHz: Atualize o componente SDRAM DDR3L para um componente DDR3 DDR3 de 800 MHz para atingir a frequência máxima especificada.
• Para Arria V GX/GT/SoC, -C5 e I5 dispositivo de grau de velocidade interfacing com um componente LPDDR2 SDRAM com 1 chip seleciona usando o controlador de memória suave a 333 MHz: Atualize o componente SDRAM LPDDR2 para um componente DDR3 SDRAM de 400 MHz para atingir a frequência máxima especificada.
• Para Arria V GX/GT/SoC, velocidade -C6 dispositivo de nível interfacing com um componente LPDDR2 SDRAM com 1 chip seleciona o uso do controlador de memória suave a 300 MHz: Atualize o componente SDRAM LPDDR2 para um componente DDR3 SDRAM de 400 MHz para atingir a frequência máxima especificada.

Para outras configurações afetadas que não são cobertas por esta atualização de especificações, se você experimentar falha de sincronização, compile o IP usando várias sementes e otimizações adicionais de síntese e ajuste Habilitado.

Este problema não será corrigido.

As soluções para especificações de frequência máxima foram atualizado no estimador de especificações de interface de memória externa.