ID do artigo: 000079222 Tipo de conteúdo: Mensagens de erro Última revisão: 15/04/2013

Erro: o nó do bloco serdes DPA 'lvds_tx:lvds_tx_inst0|altlvds_tx:ALTLVDS_TX_component|lvds_tx_lvds_tx:auto_generated|arriav_serdes_dpa1' não está conectado corretamente na porta 'TXFCLK'.

Ambiente

    Intel® Quartus® II Subscription Edition
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema no software Quartus® II versão 12.1 e posterior, você pode ver este erro em dispositivos Arria® V ao usar o ALTLVDS_TX Intel® FPGA IP no modo PLL externo.

Erro: o nó do bloco serdes DPA 'lvds_tx:lvds_tx_inst0|altlvds_tx:ALTLVDS_TX_component|lvds_tx_lvds_tx:auto_generated|arriav_serdes_dpa1' não está conectado corretamente na porta 'TXFCLK'. Ele deve estar conectado a uma das portas válidas listadas abaixo. Informações: podem ser conectadas à porta LVDSCLK de arriav_pll_lvds_output WYSIWYGInfo: pode ser conectada à porta OUTCLK de generic_pll WYSIWYG

Resolução

Para resolver este problema, um buffer LVDS precisa ser inserido entre a ocorrência de PLL externa e ALTLVDS no tx_inclock e nas portas tx_enable .

Consulte uma solução relacionada na seção Artigo Relacionado para saber como você pode adicionar um buffer LVDS intermediário entre o PLL externo e o altlvds Intel FPGA IP.

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Este artigo aplica-se a 5 produtos

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