ID do artigo: 000079235 Tipo de conteúdo: Solução de problemas Última revisão: 07/12/2015

Por que o bloco de avanço do DSP builder synthesisInfo não restringe a latência quando é especificado?

Ambiente

    Intel® Quartus® II Subscription Edition
    DSP Builder for Intel® FPGAs Edição Pro
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Ao usar o bloco sínteseInfo na biblioteca avançada do DSP Builder, a latência só pode ser limitada entre o bloco ChannelIn e ChannelOut.

 

Resolução

Se você estiver usando o bock GPIN e GPOUT como interface para seu subsistema, a restrição de latência do bloco synthesisInfo não será levada em conta, a menos que elas sejam substituídas por um par de blocos ChannelIn e ChannelOut.

 

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