ID do artigo: 000079313 Tipo de conteúdo: Solução de problemas Última revisão: 15/05/2013

Por que o afi_half_clk não está limitado no meu controlador de memória baseado no UniPHY?

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema no software Quartus® II versão 12.1 e mais recente, os controladores de memória baseados no UniPHY estão faltando restrições de SDC para restringir corretamente o clock afi_half_clk levando à análise de tempo incorreta para o domínio afi_half_clk clock.

 

 

Resolução

Se o design não estiver usando o sinal afi_half_clk, nenhuma alteração precisa ser feita.

Se o design usar o sinal afi_half_clk, adicione uma create_generated_clock de afi_half_clock ao arquivo SDC de nível superior.

 

Se não houver arquivo SDC de alto nível, crie um e adicione-o à lista de arquivos do projeto.

Este problema foi corrigido no software Intel® Quartus® Prime Edition versão 13.1

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