ID do artigo: 000079342 Tipo de conteúdo: Solução de problemas Última revisão: 16/11/2011

Erro de relatório de ajuste Quartus II quando o clock gerado por PLL de 67,5 MHz é usado em dispositivos Stratix GX

Ambiente

  • Intel® Quartus® II Subscription Edition
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    O Fitter Quartus II relata um erro ao usar o PLL gerado entradas de clock de frequência de 67,5 MHz na segmentação SDI-SD MegaCore Stratix GX.

    Resolução

    Defina o clock de entrada para frequência de 29,7 MHz para que o PLL gera a frequência do clock de saída para 74,25 MHz.

    Produtos relacionados

    Este artigo aplica-se a 1 produtos

    FPGA Stratix® GX

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    1

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